XC6SLX16-2CSG324C Xilinx FPGA XC6SLX16家族9112の論理の単位14579の細胞333MHz 1.2V 324 Pin CSBGAの皿

概説

Spartan®-6家族は大量の適用に最も低い総額を一流のシステム統合の機能に与える。13メンバー家族は3,840及ぶ拡大された密度から前のスパルタ式家族のパワー消費量半分のの147,443個の論理の細胞に、およびより速い、広範囲の結合性を提供する。費用、力および性能の最適のバランスを提供する成長した45 nmのローパワー銅の加工技術で造られて、スパルタ式6家族は作り付けのシステム レベルのブロックの新しい、より有効な、二重記録の6入力参照用テーブル（LUT）の論理そして豊富な選択提供する。これらは18のKb （2 X 9 Kb）のブロックのラム、第二世代DSP48A1の切れ、SDRAMの記憶コントローラー、高められたミックス モードの時計管理ブロック、SelectIO™の技術、poweroptimized高速連続トランシーバーのブロック、PCI Express®の多用性がある終点のブロック、高度のシステム レベル力管理モードを含んでいたり、AESおよび装置DNAの保護のコンフィギュレーション オプションおよび高められたIPの保証を自動検出する。これらの特徴は前例のない使い易さを注文ASICプロダクトに低価格のプログラム可能な代わりに与える。FPGAsのスパルタ式6の提供大量の論理の設計、消費者志向のDSPの設計および費用に敏感な埋め込まれた適用のための最もよい解決。スパルタ式6のFPGAsは彼らの開発サイクルが始まるとすぐデザイナーが革新に焦点を合わせることを可能にする統合ソフトおよびハードウェアを提供する目標とされた設計プラットホームのためのプログラム可能なケイ素の基礎である。

スパルタ式6 FPGAの特徴の概要

•スパルタ式6家族:•スパルタ式6 LX FPGA:最大限に活用される論理•スパルタ式6 LXT FPGA:高速連続結合性•安価のために設計されている•多数の有効な統合されたブロック•入力/出力の標準の最大限に活用された選択•ぐらつかせたパッド•大量のプラスチック ワイヤー担保付きのパッケージ•低い空電および動的力•費用および低い電力のために最大限に活用される45 nmプロセス•ゼロ力のためのパワー モードは冬眠する•モードを維持するマルチピンの目覚しの国家そして構成、制御強化を中断しなさい•ローパワー1.0V中心の電圧（唯一のLX FPGAs、-1L）•高性能1.2Vの中心の電圧（LXおよびLXT FPGAs、-2、-3、および-3Nの速度の等級）•複数の電圧、multi-standard SelectIO™インターフェイス銀行•差動入力/出力ごとの1,080までMb/sのデータ転送率•選択可能な出力ドライブ、ピンごとの24までmA•1.2V入力/出力の標準および議定書への3.3V•低価格HSTLおよびSSTLの記憶インターフェイス•ホット スワップ承諾•調節可能な入力/出力は信号の保全性を改善するためにスルー・レートを•LXT FPGAsの高速GTPの連続トランシーバー•3.2までGb/s•高速インターフェイスを含む:連続ATA、オーロラ、1G、OBSAI明白な、イーサネット、PCI CPRI、EPON、GPON、DisplayPortおよびXAUI•PCIの明白な設計（LXT）のための統合された終点のブロック•33のMHz、32と互換性がある低価格PCI®の技術サポート-および64ビットの指定。•有効なDSP48A1切れ•高性能算術および信号処理•速く18 x 18乗数および48ビット蓄積装置•導管で送り、滝のように落ちる機能•フィルター塗布を助ける前加算機•統合された記憶コントローラーのブロック•DDR、DDR2、DDR3およびLPDDRサポート•データ転送速度800までMb/s （12.8 Gb/sのピークの帯域幅）•設計タイミング問題を減らす独立した先入れ先出し法の複数の港バス構造•高められた論理容量の豊富な論理資源•任意シフト レジスタか分散RAMサポート•有効な6入力LUTs性能を改善し、力を最小にするため•パイプラインの中枢的な塗布のための二重フリップフロップのLUT•粒度の広い範囲とのブロックのRAM•バイトの速いブロックのRAMは書くために可能になる•2つの独立した9つのKbのブロックのラムとして任意にプログラムすることができる18のKbのブロック•高められた性能のための時計管理タイル（CMT）•低雑音、適用範囲が広い時間を記録すること•デジタル時計のマネージャー（DCMs）は時計のゆがみおよび使用率のゆがみを除去する•低ジッターの時間を記録することのためのPhase-Lockedループ（PLLs）•同時乗法、分割、および段階の転移を用いる頻度統合•16の低ゆがみの全体的な時計ネットワーク•簡単だった構成は、低価格の標準を支える•2ピンは構成を自動検出する•広い第三者SPI （x4まで）および抜け目がないサポート•JTAGの機能が豊富なXilinxのプラットホームのフラッシュ•番犬の保護を使用して多数のbitstreamsとの遠隔改善のためのMultiBootサポート、•設計保護のための高められた保証•設計証明のための独特な装置DNAの鑑定器•より大きい装置のAESのビットストリームの暗号化•高められた、安価、MicroBlaze™の柔らかいプロセッサとのより速い埋め込まれた処理•Industry-leading IPおよび参照の設計